Add vector VEOR instruction to the integrated ARM assembler.

tests_lit/assembler/arm32/xor-vec.ll

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diff --git a/tests_lit/assembler/arm32/xor-vec.ll b/tests_lit/assembler/arm32/xor-vec.ll
index 668d5dec38e67d73636e93d6c5bbac981417b687..eef201e8509369630bb1f8ffc4f1635243b77e27 100644
--- a/tests_lit/assembler/arm32/xor-vec.ll
+++ b/tests_lit/assembler/arm32/xor-vec.ll
@@ -30,7 +30,7 @@ entry:
 
 ; ASM:     veor.i32        q0, q0, q1
 ; DIS:   0:       f3000152
-; IASM:     veor.i32
+; IASM-NOT:     veor.i32
 
   ret <4 x i32> %res
 }
@@ -45,7 +45,7 @@ entry:
 
 ; ASM:     veor.i16        q0, q0, q1
 ; DIS:   10:       f3000152
-; IASM:     veor.i16
+; IASM-NOT:     veor.i16
 
   ret <8 x i16> %res
 }
@@ -60,7 +60,7 @@ entry:
 
 ; ASM:     veor.i8        q0, q0, q1
 ; DIS:   20:       f3000152
-; IASM:     veor.i8
+; IASM-NOT:     veor.i8
 
   ret <16 x i8> %res
 }
@@ -79,7 +79,7 @@ entry:
 
 ; ASM:     veor.i32        q0, q0, q1
 ; DIS:   30:       f3000152
-; IASM:     veor.i32
+; IASM-NOT:     veor.i32
 
   ret <4 x i1> %res
 }
@@ -94,7 +94,7 @@ entry:
 
 ; ASM:     veor.i16        q0, q0, q1
 ; DIS:   40:       f3000152
-; IASM:     veor.i16
+; IASM-NOT:     veor.i16
 
   ret <8 x i1> %res
 }
@@ -109,7 +109,7 @@ entry:
 
 ; ASM:     veor.i8        q0, q0, q1
 ; DIS:   50:       f3000152
-; IASM:     veor.i8
+; IASM-NOT:     veor.i8
 
   ret <16 x i1> %res
 }